シフトレジスタおよびアクティブマトリクス装置

专利摘要:
シフトレジスタは、カスケード接続されたステージを含み、各ステージはデータラッチ(44)と出力ステージとを含む。ラッチ(44)は、使用時に、前段または後段のステージからデータ信号を受け取る単一のデータ入力(S)を有する。上記出力ステージは、その出力ステージが上記ラッチによってアクティブとされた時にクロック信号(CK2)をステージ出力(GL)に通すように構成された第１スイッチ(56)を含む。また、上記出力ステージは、その出力ステージが非アクティブである時に低電源電圧(Vss)をステージ出力(GL)に通すように構成された第２スイッチ(58)を含む。
公开号:JP2011510423A
申请号:JP2010528625
申请日:2009-03-31
公开日:2011-03-31
发明作者:ジョン ギャレス；ゼベダイ パトリック
申请人:シャープ株式会社；
IPC主号:G11C19-00

专利说明:

[0001] 本発明は、例えば、アクティブマトリクスディスプレイの行および／または列を駆動するためのクロック発生器の使用に適したタイプのシフトレジスタに関する。本発明は、また、上記シフトレジスタを少なくとも一つ備えたアクティブマトリクス装置に関する。]
背景技術

[0002] 添付の図１は、標準的なアクティブマトリクスディスプレイを示している。このようなディスプレイは、Ｍ行Ｎ列の絵素（画素）のマトリクス２にて構成されている。各行および各列は電極に接続されており、列電極はＮ個の出力を持つデータドライバ４に接続され、行電極はＭ個の出力を持つ走査ドライバ６に接続されている。] 図１
[0003] 画素は、一度に一行分が選択される。走査ドライバは、添付の図２に示すような一連のクロックパルスを生成するＭ段のクロック発生器を含む。各クロックパルスＯＵＴｉは、ｉ番目の行のアクティブ化を制御する（１≦ｉ≦Ｍ）。通常、これらのパルスは重なりを持たず、２つのパルスが同時にハイとなることはない。] 図２
[0004] １行の全ての画素は同時に選択されるか、あるいは、ｂ画素ずつのＢ個のブロックで選択される（すなわち、ｂＢ＝Ｎ）。後者の場合、データドライバもまた、上記したタイプのＢ段のクロック発生器を含み、各クロックパルスＯＵＴｉは、ｉ番目のブロックをアクティブとする（１≦ｉ≦Ｂ）。]
[0005] 上記したタイプの走査ドライバは、ディスプレイにおける接続点数を減らすために、ディスプレイ基板上に直接形成されてもよい。この場合の利点は、接続によって占められる領域を減らし、ディスプレイにおける機械的強度を増すことができる。このような場合では、クロック発生回路に一タイプのトランジスタ（‘単チャネル’）を用いることが普通である。例えば、上記回路は、ＣＭＯＳ回路で通常用いられるようにｎ型およびｐ型トランジスタを混用するよりも、ｎ型トランジスタのみで構成されてもよい。一タイプのトランジスタを使用することは、製造コストの面で有利である。しかしながら、一タイプのトランジスタの使用では、ＡＮＤゲートやインバータのような、低電力かつ高速なロジックを設計することは難しい。]
[0006] 走査ドライバに用いられるクロック発生器は、シフトレジスタから構成される。シフトレジスタは、その長さの間、クロック信号の応答としてステージからステージへデータ列を順次シフトすることができる多段回路である。一般に、シフトレジスタは、任意のデータ列をシフトすることができる。しかしながら、シフトレジスタが走査またはデータドライバのクロック発生器として使用される時は、その長さの間、単一のハイ状態をシフトすることのみが要求される。そのようなシフトレジスタは、“ウォーキングワン”シフトレジスタと呼ばれ、任意のデータ列をシフトできても、できなくても良い。]
[0007] そのようなタイプのシフトレジスタの一例が、米国特許６３７７０９９号に開示されており、添付の図３に示される。このケースでは、フリップフロップ２４はリセット−セットタイプ（ＲＳＦＦ）であり、クロックの通過を制御する付加ゲート２６が付いている。付加ゲート２６では、ＲＳＦＦがセット状態の時は、クロックがそのステージの出力を通過し、ＲＳＦＦがリセット状態の時は、その出力が非アクティブとなる。上記ゲートの出力は、後段のセット入力と前段のリセット入力とに接続される。また、上記ゲートの出力は、走査ドライバの出力を形成する。] 図３
[0008] 添付の図４は、図３のクロック発生器の動作を説明するものである。クロック信号ＣＫ１，ＣＫ２は重なり合わない。ＱＮは、第ＮステージのＲＳＦＦのＱ出力に対応する。ＯＵＴＮは、第ＮステージのゲートのＯ出力に対応し、走査ドライバの出力を形成する。第Ｎステージがセット状態であるとき、ＱＮはハイの論理レベルとなり、ゲート２６はクロックをその出力に通過させる。クロックが立ち上がるとＯＵＴＮも立ち上がり、第（Ｎ＋１）ステージをセットし、第（Ｎ−１）ステージをリセットする。これにより、ＱＮ＋１はハイの論理レベルに立ち上がり、ＱＮ−１はローの論理レベルに立ち下がる。第（Ｎ＋１）ステージは、その出力において上記クロックの補信号を通過させるように構成されており、最初はローのままである。上記クロックが立ち下がる時、第Ｎステージの出力が立ち下がり、第（Ｎ＋１）ステージの出力が立ち上がる。これにより、この次のクロックパルスの通過が停止されるように第Ｎステージがリセットされると共に、第（Ｎ＋２）ステージがセットされる。] 図３ 図４
[0009] 単チャネルの走査ドライバの一例が、米国特許７０３８６５３号に開示されており、添付の図５，６に示される。上記走査ドライバは多数のステージ３２から構成されている。各ステージは、３つの入力、Ｒ，Ｓ，ＣＫを有している。ＣＫ入力は、奇数段目のステージでは第１クロックＣＫ１に接続され、偶数段目のステージでは第２クロックＣＫ２に接続される。] 図５
[0010] 図６は、図５に示すステージ３２の２段分の構成を示している。この回路はｎ型トランジスタのみで構成されている。各シフトレジスタステージは、制御論理ブロック１４と出力ステージ１５とから構成されている。] 図５ 図６
[0011] 添付の図７は、図６の走査ドライバの動作を説明するものである。ＱＮは第Ｎステージの論理ブロック１４のＱ出力に対応し、ＧＯＵＴＮは第Ｎステージの出力ステージ１５の出力に対応する。ＧＯＵＴＮはまた、走査ドライバの出力を形成する。ステージＮがセット状態のとき、ＱＮはハイの論理レベルとなり、出力ステージ１５はクロックをその出力に通過させる。上記クロックが立ち上がるとＧＯＵＴＮも立ち上がり、第（Ｎ＋１）ステージをセットし、第（Ｎ−１）ステージをリセットする。これにより、ＱＮ＋１はハイの論理レベルに立ち上がり、ＱＮ−１はローの論理レベルに立ち下がる。第（Ｎ＋１）ステージは、その出力において上記クロックの補信号を通過させるように構成されており、最初はローのままである。上記クロックが立ち下がる時、第Ｎステージの出力が立ち下がり、第（Ｎ＋１）ステージの出力が立ち上がる。これにより、この次のクロックパルスの通過が停止されるように第Ｎステージがリセットされると共に、第（Ｎ＋２）ステージがセットされる。] 図６ 図７
[0012] ここでの出力ステージは、２つのトランジスタ１０，１２と、ブートストラップキャパシタ１３とで構成される回路となることが通常である。これらのトランジスタは論理ブロックによって制御され、常に一つのトランジスタが正確にアクティブにされる。第１トランジスタ１０は、付加的なロジックを与えたり緩衝させたりすること無く、クロックを出力へ直接通過させる。第２トランジスタ１２は、出力をロー電源電圧に引き戻す。]
[0013] ｎ型トランジスタのソース電圧は、通常、ＶＧ−ＶＴＨよりも高くない。ここで、ＶＧはトランジスタのゲート電圧であり、ＶＴＨはトランジスタの閾値電圧である。出力スイッチへのＶＧを供給する論理ブロックの出力は、順次、ハイ電源電圧ＶＯＮ以下となり、通常は同様の理由（ゲート電圧がＶＯＮ以下のトランジスタにより生成される）によりＶＯＮ−ＶＴＨ以下となる。出力へはクロックのフル電圧を通過させることが好適である（しかしながら、クロックの電圧を増加させることが必要であり、消費電力の増大を招く）。このことは、少なくともＶＣＫＨ＋ＶＴＨのゲート電圧を必要とする。ＶＣＫＨは、クロックのハイ電圧（通常はＶＯＮと等しい）である。]
[0014] ブートストラップキャパシタ１３は、クロックが立ち上がる時に第１トランジスタのゲート電圧を増加させるように作用する。その動作は以下のようになる。すなわち、トランジスタ１０のゲートが論理ブロックによって立ち上がり、トランジスタ１０を導通させる。クロックが立ち上がる時、その立ち上がりは出力へ導かれる。この立ち上がりは、キャパシタ１３を介してトランジスタ１０のゲートに結合され、ゲート電圧を増加させると共に、ソース電圧とドレイン電圧とがほぼ等しくなるまでトランジスタ１０を導通させ続ける。]
[0015] 走査ドライバは、通常、ディスプレイの上から下へ、あるいは下から上へ、出力パルスの方向の制御を可能とすることを要求される。双方向制御を可能とする一般的な構成を添付の図８に示す。これは図６の構成と類似しているため、異なる点のみ説明する。各ステージの各Ｒ，Ｓ入力は、２つのトランジスタの１つの端子に接続されている。それぞれのトランジスタの他方の端子は、前段および後段のステージの出力に接続されている。この場合、各段に双方向制御のための４つのトランジスタがあり、第Ｎステージはトランジスタ７０−７６に接続されている。Ｒ，Ｓ入力を後段および前段のステージにそれぞれ接続するトランジスタの制御端子は、ＵＤ入力に接続される。Ｒ，Ｓ入力を前段および後段のステージにそれぞれ接続するトランジスタの制御端子は、ＵＤＢ入力に接続される。ＵＤＢはＵＤの補信号である。ＵＤがアクティブの時、出力パルスはディスプレイを第１ステージから第Ｍステージの順で出力され、ＵＤが非アクティブの時、出力パルスはディスプレイを第Ｍステージから第１ステージの順で出力される。] 図６ 図８
[0016] 単チャネルの走査ドライバの他の例が、米国特許出願公開７０３８６５３号に開示されており、添付の図９に示される。各ステージは、ラッチ３４および出力バッファ３６から構成されている。各ラッチは、３つの入力、ＩＮ，ＣＫ１，ＣＫ２を有している。奇数段目のステージのＣＫ１，ＣＫ２入力は、共通のＣＫ１，ＣＫ２信号にそれぞれ接続される。偶数段目のステージのＣＫ１，ＣＫ２入力は、共通のＣＫ２，ＣＫ１信号にそれぞれ接続される。出力バッファ３６は、実質的な容量負荷を駆動する可能性がある。そのような負荷を十分な速度で駆動できる低電力の単チャネルバッファを設計することは難しい。] 図９
[0017] 添付の図１０は、図９におけるラッチ３４の構成を示す。上記ラッチは、２つのスイッチと２つのインバータ２０，２２から構成される。ノードＸは、インバータ２０の入力である。出力Ｑは、インバータ２２の出力である。添付の図１１は、上記ラッチのトランジスタレベルの構成を示す。全てのトランジスタはｎ型である。添付の図１２は、上記ラッチの動作を示す。クロック入力ＣＫ１がアクティブ、クロック入力ＣＫ２が非アクティブである時、上記ラッチは入力ＩＮをサンプリングし、出力ＯＵＴへ通過させる。クロック入力ＣＫ１が非アクティブの間は、出力ＯＵＴは、クロック入力ＣＫ２がアクティブになることによってラッチされる。ＣＫ１およびＣＫ２がそれぞれアクティブおよび非アクティブになると、上記ラッチは再びＩＮをサンプリングする。] 図１０ 図１１ 図１２ 図９
[0018] 添付の図１３は、図９における走査ドライバの動作を示す。クロックＣＫ１およびＣＫ２は、相補関係にある。出力ＯＵＴＮ−１−ＯＵＴＮ＋２はラッチ３４の出力を示す。奇数段目のラッチは、ＣＫ１がアクティブの時に前段のステージをサンプリングする。偶数段目のラッチは、ＣＫ２がアクティブの時に前段のステージをサンプリングする。ＯＵＴＮ−１とＣＫ２とがアクティブの時、Ｎ段目のラッチはＯＵＴＮ−１をサンプリングし、ＯＵＴＮがアクティブとなる。ＣＫ１がアクティブの時、ＯＵＴＮがラッチされ、（Ｎ＋１）段目のラッチはＯＵＴＮをサンプリングし、ＯＵＴＮ＋１がアクティブとなる。上記走査ドライバの出力は重なり合い、ディスプレイの行駆動には適さない。上記出力は、クロックが重なり合わない時でも、重なり合う。] 図１３ 図９
[0019] ある走査ドライバは、非重畳信号を発生するためにシフトレジスタ出力に論理ゲートを組み合わせている。通常の構成を、添付の図１４に示す。シフトレジスタ２８の各段の出力は、アンドゲート３０に接続されている。アンドゲートの他の入力は、前段の出力およびパルス幅制御（ＰＷＣ）信号に接続されている。各アンドゲート出力は、走査ドライバの一つの出力ＧＬを形成する。したがって、アンドゲートの出力は、添付の図１５に示すように、シフトレジスタの出力とＰＷＣとの両方がアクティブとなった時にアクティブとなる。単チャネル低電力かつ高速のアンドゲートを設計することは難しい。] 図１４ 図１５
[0020] 本発明の第１態様によれば、複数のステージを有するシフトレジスタであって、少なくとも幾つかのステージは、それぞれデータラッチと出力ステージとを含み、各データラッチは、上記レジスタの使用時には、隣接するステージの一方からデータ信号を受け取るように構成された単一のデータ入力を持ち、各出力ステージは、そのステージがアクティブである時にクロック信号をステージの出力に通すように構成された第１スイッチと、そのステージが非アクティブである時に非アクティブレベル電源電圧をステージの出力に通すように構成された第２スイッチとを含んでいるシフトレジスタが提供される。]
[0021] 上記の少なくとも幾つかのステージは、最終段のステージを除いた全てのステージを含むものであっても良い。]
[0022] 上記第１及び第２スイッチは、それぞれ第１及び第２トランジスタを含むものであっても良い。上記各第１スイッチは、ブートストラップキャパシタを含むものであっても良い。]
[0023] 奇数段目のステージの上記各第１スイッチは、ステージ出力と第１クロック入力との間に接続されており、偶数段目のステージの上記各第１スイッチは、ステージ出力と第２クロック入力との間に接続されているものであっても良い。奇数段目のステージの上記ラッチは、第２及び第１クロック入力にそれぞれ接続されたサンプル制御入力及びラッチ制御入力を有し、偶数段目のステージの上記ラッチは、第１及び第２クロック入力にそれぞれ接続されたサンプル制御入力及びラッチ制御入力を有しているものであっても良い。上記各ラッチは、その入力が入力ノードと接続され、その出力が上記ラッチの相補出力に接続された第１インバータと、その入力が上記第１インバータの出力と接続され、その出力が上記ラッチの出力に接続された第２インバータと、上記ラッチの入力と入力ノードとの間に接続され、上記サンプル制御入力によって制御される第３スイッチと、上記入力ノードと上記第２インバータの出力との間に接続され、上記ラッチ制御入力によって制御される第４スイッチとを含んでいるものであっても良い。上記第３及び第４スイッチは、それぞれ第３及び第４トランジスタを含むものであっても良い。]
[0024] 上記第１インバータは、その制御電極が上記入力ノードに接続され、そのコモン電極が第１電源供給線に接続され、その反転出力電極が、ダイオード接続された第６トランジスタを介して、第２電源供給線に接続された第５トランジスタを含むものであっても良い。]
[0025] 上記第２インバータは、その制御電極が上記第１インバータの出力に接続され、その反転出力電極が上記第２インバータの出力に接続された第７トランジスタと、その制御電極が上記入力ノードに接続され、そのコモン電極が上記第２インバータの出力に接続された第８トランジスタとを含むものであっても良い。]
[0026] 上記各ラッチは、上記入力ノードと非アクティブレベル電源電圧との間に接続され、レジスタリセット信号によって制御されるように構成された第５スイッチを含むものであっても良い。上記第５スイッチは第９トランジスタを含むものであっても良い。]
[0027] 上記各データ入力は、隣接するステージの上記出力ステージの出力からデータ信号を受け取るように構成されているものであっても良い。]
[0028] 上記各データ入力は、隣接するステージの上記ラッチの出力からデータ信号を受け取るように構成されているものであっても良い。]
[0029] 上記各データ入力は、上記データ信号を受け取るための隣接ステージに第６および第７スイッチを介して接続されており、上記第６および第７スイッチは、全てのステージがデータ信号を前段ステージまたは後段ステージから選択的に受け取ることを制御するように構成されているものであっても良い。上記第６および第７スイッチは、それぞれ第１０及び第１１トランジスタを含むものであっても良い。]
[0030] 全てのトランジスタは、同一の導電型であっても良い。]
[0031] 全てのトランジスタは、薄膜トランジスタであっても良い。]
[0032] 本発明の第２態様によれば、走査ドライバとデータドライバとを含み、走査ドライバとデータドライバとの少なくとも一方は、前記第１態様のレジスタを含むアクティブマトリクス装置が提供される。]
[0033] 実施態様の一例は、直列接続されたステージのカスケードからなる回路を含み、各ステージは、
ラッチと、
そのステージがアクティブとされた時に、クロック信号を出力へ通すスイッチと、
そのステージが非クティブとされた時に、非アクティブ電源電圧を出力へ通すスイッチと、
を含む出力スイッチ手段と、を備えている。]
[0034] これにより、出力信号が重なり合うことの無いシフトレジスタを提供できる。このようなレジスタは、例えば、アクティブマトリクス装置の基板上に、単チャネルプロセスで作成されてもよい。隣接ステージからのステージリセット信号は必要でなく、例えば、双方向シフトレジスタの場合において、少ない部品点数で双方向制御が行える。]
図面の簡単な説明

[0035] 公知のアクティブマトリクスディスプレイを示すブロック図である。
図１に示すディスプレイの典型的な走査ドライバの出力パルスを示す波形図である。
公知の走査ドライバの概略ブロック図である。
図３の走査ドライバの動作を示す波形図である。
公知の走査ドライバの概略ブロック図である。
公知の走査ドライバの概略ブロック図である。
図６の回路の動作を示す波形図である。
公知の走査ドライバの概略ブロック図である。
公知の走査ドライバの概略ブロック図である。
図９のラッチの概略図である。
図９のラッチの概略図である。
図１１のラッチの動作を示す波形図である。
図９の走査ドライバの動作を示す波形図である。
公知の走査ドライバの概略図である。
図１４の走査ドライバの動作を示す波形図である。
本発明の実施形態を構成する多段走査ドライバの概略ブロック図である。
図１６のステージの一つを示す概略ブロック図である。
図１７のラッチの一つを示す概略図である。
図１７のラッチの一つを示す概略図である。
図１８および図１９の回路の動作を示す波形図である。
図１６のステージの一つを示す概略ブロック図である。
本発明の他の実施形態を構成する多段走査ドライバの概略ブロック図である。
本発明の他の実施形態を構成するものであり、図２２のステージの一つを示す概略ブロック図である。
本発明の他の実施形態を構成するものであり、図２２のステージの一つを示す概略ブロック図である。
図２２の走査ドライバの動作を示す波形図である。
本発明の他の実施形態を構成する多段走査ドライバの概略ブロック図である。
図２６の走査ドライバの動作を示す波形図である。
本発明の他の実施形態を構成する多段走査ドライバの概略ブロック図である。
図２８のステージの一つを示す概略ブロック図である。] 図１ 図１１ 図１４ 図１６ 図１７ 図１８ 図１９ 図２２ 図２６ 図２８
実施例

[0036] 図１６に第１の実施形態を示す。走査（またはデータ）ドライバは、多数のステージ５２により構成される。これらのステージは、第Ｎステージ，第（Ｎ＋２）ステージが偶数段目のステージ、第（Ｎ−１）ステージ，第（Ｎ＋１）ステージが奇数段目のステージとして配列されている。各ステージは、３つの入力、Ｓ，ＣＫ１，ＣＫ２を有している。奇数段目のステージのＣＫ１，ＣＫ２入力は、共通のＣＫ１，ＣＫ２信号にそれぞれ接続されている。偶数段目のステージのＣＫ１，ＣＫ２入力は、共通のＣＫ２，ＣＫ１信号にそれぞれ接続されている。走査ドライバの出力が重なり合わないように、上記クロックは重なり合わないことが好適である。しかしながら、クロックもまた相補関係にあるものでも良く、そのような場合、走査ドライバ出力はエッジ部分が重なりあう。] 図１６
[0037] 各ステージは出力ＧＬを有している。各ステージのＧＬ出力はドライバの出力ＧＬＮを形成すると共に、後段のＳ入力に接続される（最終段のステージを除く）。]
[0038] 図１７は、図１６の一つのステージの構成を示す。各ステージは、ラッチ４４と２つのスイッチ３８，４０とから構成される。上記ラッチは、そのステージのＳ入力に接続される一つの入力を持ち、２つの出力ＯＵＴ，ＯＵＴＢを持つ。ＯＵＴＢ出力は、ＯＵＴ出力の補信号である。] 図１６ 図１７
[0039] 上記ラッチのＯＵＴ出力は、図１７のスイッチ３８の制御端子に接続され、ＯＵＴＢ出力はスイッチ４０の制御端子に接続される。スイッチ３８はＣＫ２入力とＧＬ出力との間に導通経路を形成し、スイッチ４０はＧＬ出力と低電源電圧Ｖｓｓとの間に導通経路を形成するように接続される。] 図１７
[0040] 図１８は、図１７におけるラッチ４４の一実施例を示すものである。上記ラッチは、それぞれのスイッチを制御するサンプル入力（ＣＫ１）およびラッチ入力（ＣＫ２）を有する。上記ラッチは、図１０の構成と類似しているため、異なる点のみを説明する。出力ＯＵＴＢは、インバータ２０の出力である。] 図１０ 図１７ 図１８
[0041] 図１９は、上記ラッチの他の実施例を示すものである。この構成は、図１１の構成と類似しているため、異なる点のみを説明する。トランジスタ１５の制御端子は、トランジスタ１５がダイオード接続となるように、電源電圧Ｖｃｃ１に接続される。トランジスタ１６の制御端子は、トランジスタ１８の制御端子に接続される。図１２は、上記ラッチの動作を示す。ＣＫ１がアクティブ（ＣＫ２が非アクティブ）である時、トランジスタ１６および１８の制御端子は入力ＩＮに接続される。もしＩＮがアクティブであれば、トランジスタ１６および１８はアクティブであり、ＯＵＴＢはＶｓｓとなり、トランジスタ８は非アクティブとなり、ＯＵＴはＶｃｃ１となる。逆に、もしＩＮが非アクティブであれば、トランジスタ１６および１８は非アクティブであり、ＯＵＴＢはＶｃｃ１となり、トランジスタ８はアクティブとなり、ＯＵＴはＶｓｓとなる。このように、ＩＮの状態がＯＵＴを通過させられる。ＣＫ２がアクティブ（ＣＫ１が非アクティブ）である時、トランジスタ１６および１８の制御端子はＯＵＴに接続され、その時のＯＵＴがラッチされる。ＣＫ１およびＣＫ２がそれぞれアクティブおよび非アクティブになると、上記ラッチは再びＩＮをサンプリングする。] 図１１ 図１２ 図１９
[0042] 上記ラッチの変形例として、図１９のトランジスタ１６に代えてレジスタを用いたものもある。] 図１９
[0043] 図２０は、図１６における信号のタイミングを示すものである。信号ＯＵＴＮ−１ないしＯＵＴＮ＋２のそれぞれは、第（Ｎ−１）ステージないし第（Ｎ＋２）ステージのラッチの出力である。奇数段目のステージのラッチはＣＫ１がアクティブの時に前段の出力をサンプリングし、偶数段目のステージのラッチはＣＫ２がアクティブの時にサンプリングする。隣接するラッチの出力同士は重なり合っているが、隣接するステージの出力同士は重なり合わない。] 図１６ 図２０
[0044] 図２１は、図１７のステージのトランジスタレベルの実施例を示す。ステージ間の接続が図１６に示される。] 図１６ 図１７ 図２１
[0045] 上記走査ドライバは、同じ導通型（ｎ型など）のトランジスタのみで構成されている。全てのトランジスタは、薄膜トランジスタであってもよい。各ステージは、ラッチ４４、２つのスイッチ５６，５８、およびブートストラップキャパシタ６４から構成されている。上記ラッチは、そのステージのＳ入力に接続された１つの入力ＩＮと、２つの出力ＯＵＴおよびＯＵＴＢを有している。ＯＵＴＢ出力は、ＯＵＴの補信号である。上記ラッチは図１０に示す形態であっても良い。] 図１０
[0046] 上記ラッチのＯＵＴ出力はトランジスタ５６の制御端子に接続され、ＯＵＴＢ出力はトランジスタ５８の制御端子に接続される。トランジスタ５６はＣＫ２入力とＧＬ出力との間に導通経路を形成し、トランジスタ５８はＧＬ出力と低電源電圧Ｖｓｓとの間に導通経路を形成するように接続される。]
[0047] ブートストラップキャパシタ６４は、ＧＫ出力と上記ラッチのＯＵＴ出力との間に接続され、ＣＫ２入力のハイレベルをＧＬに完全に導通させるのに十分なレベルに引き上げられたトランジスタ５６の制御電極の電圧が確保されるように作用する。ＧＬは、ディスプレイの行に対し、中間出力バッファを介することなく直接接続されている。]
[0048] 図２２に第２の実施例を示す。各ステージにおいてリセット入力Ｒが組み込まれている。Ｒ入力は共通のリセット信号Ｒに接続されている。] 図２２
[0049] 図２３は、図２２におけるひとつのステージ４２の構成を示す。各ステージは図２１の構成と類似しているため、異なる点のみを説明する。ラッチ４６は、ＯＵＴをアクティブ（ＯＵＴＢを非アクティブ）にし、ステージ出力ＧＬを低電源電圧Ｖｓｓにするためのリセット入力Ｒを有している。] 図２１ 図２２ 図２３
[0050] 図２４は図２３におけるラッチの一実施例を示す。上記ラッチは図１８の構成と類似しているため、異なる点のみを説明する。リセット入力Ｒは、スイッチ６０の制御端子に接続されている。スイッチ６０はノードＸと低電源電圧Ｖｓｓとの間に導通経路を形成するように接続される。] 図１８ 図２３ 図２４
[0051] 図２５は、図２２における信号タイミングを示す。これは図２０のタイミングと類似しているため、異なる点のみを説明する。Ｒがアクティブの時、一般に動作の開始において、図２４のノードＸは全てのステージで非アクティブであり、全てのドライバ出力は非アクティブである。] 図２０ 図２２ 図２４ 図２５
[0052] 図２６は、出力パルスの方向を制御する双方向機能を組み込んだ第３の実施例を示す。これは図１６の構成と類似しているため、異なる点のみを説明する。各ステージのＳ入力は、２つのトランジスタの一つの端子に接続されており、それぞれのトランジスタの他の端子は、前段および後段のステージの出力に接続されている。このケースでは、双方向制御のために各段に２つのトランジスタがあり、ステージＮはトランジスタ６６，６８に接続されている。これは、図８に示すようなステージ毎に４つのトランジスタを用いる走査ドライバに比べ、要素総数の観点から有利である。Ｓ入力を前段ステージに接続しているトランジスタの制御端子はＵＤ入力に接続され、後段ステージに接続しているトランジスタの制御端子はＵＤＢ入力に接続されている。] 図１６ 図２６ 図８
[0053] 図２７は、図２６における信号のタイミングを示す。これは図２０のタイミングと類似しているため、異なる点のみを説明する。ＵＤおよびＵＤＢがそれぞれアクティブおよび非アクティブである時、各ラッチは前段ステージの出力をサンプリングし、シフトレジスタはディスプレイの上から下へ、すなわち第１ステージから第Ｍステージへ、パルスを順次出力させる。ＵＤおよびＵＤＢがそれぞれ非アクティブおよびアクティブである時、第（Ｎ＋１）ステージはＧＬＮ＋２をサンプリングし、出力パルスはディスプレイの下から上へ、すなわち第Ｍステージから第１ステージへ、順次出力される。] 図２０ 図２６ 図２７
[0054] 図２８は、第４の実施例を示す。これは図１６の構成と類似しているため、異なる点のみを説明する。各ステージのＳ入力は、前段ステージのＱ出力に接続されている。
図２９は、図２８におけるひとつのステージ６２の構成を示す。これは図２１の構成と類似しているため、異なる点のみを説明する。上記ステージは付加出力Ｑを有している。これは、上記ラッチの出力ＯＵＴに接続されている。] 図１６ 図２１ 図２８ 図２９
[0055] 図２８における信号のタイミングは、図２０に示される。各ステージは、前段ステージのステージ出力ＧＬではなく、ラッチ出力Ｑをサンプリングする。] 図２０ 図２８

权利要求:

請求項1
複数のステージを有するシフトレジスタであって、少なくとも幾つかのステージは、それぞれデータラッチと出力ステージとを含み、各データラッチは、上記レジスタの使用時には、隣接するステージの一方からデータ信号を受け取るように構成された単一のデータ入力を持ち、各出力ステージは、そのステージがアクティブである時にクロック信号をステージの出力に通すように構成された第１スイッチと、そのステージが非アクティブである時に非アクティブレベル電源電圧をステージの出力に通すように構成された第２スイッチとを含んでいるシフトレジスタ。
請求項2
上記の少なくとも幾つかのステージは、最終段のステージを除いた全てのステージである請求項１に記載のレジスタ。
請求項3
上記第１及び第２スイッチは、それぞれ第１及び第２トランジスタを含む請求項１または２に記載のレジスタ。
請求項4
上記各第１スイッチは、ブートストラップキャパシタを含む請求項３に記載のレジスタ。
請求項5
奇数段目のステージの上記各第１スイッチは、ステージ出力と第１クロック入力との間に接続されており、偶数段目のステージの上記各第１スイッチは、ステージ出力と第２クロック入力との間に接続されている請求項１から４の何れか一項に記載のレジスタ。
請求項6
奇数段目のステージの上記ラッチは、第２及び第１クロック入力にそれぞれ接続されたサンプル制御入力及びラッチ制御入力を有し、偶数段目のステージの上記ラッチは、第１及び第２クロック入力にそれぞれ接続されたサンプル制御入力及びラッチ制御入力を有している請求項５に記載のレジスタ。
請求項7
上記各ラッチは、その入力が入力ノードと接続され、その出力が上記ラッチの相補出力に接続された第１インバータと、その入力が上記第１インバータの出力と接続され、その出力が上記ラッチの出力に接続された第２インバータと、上記ラッチの入力と入力ノードとの間に接続され、上記サンプル制御入力によって制御される第３スイッチと、上記入力ノードと上記第２インバータの出力との間に接続され、上記ラッチ制御入力によって制御される第４スイッチとを含んでいる請求項６に記載のレジスタ。
請求項8
上記第３及び第４スイッチは、それぞれ第３及び第４トランジスタを含む請求項７に記載のレジスタ。
請求項9
上記第１インバータは、その制御電極が上記入力ノードに接続され、そのコモン電極が第１電源供給線に接続され、その反転出力電極が、ダイオード接続された第６トランジスタを介して、第２電源供給線に接続された第５トランジスタを含む請求項７または８に記載のレジスタ。
請求項10
上記第２インバータは、その制御電極が上記第１インバータの出力に接続され、その反転出力電極が上記第２インバータの出力に接続された第７トランジスタと、その制御電極が上記入力ノードに接続され、そのコモン電極が上記第２インバータの出力に接続された第８トランジスタとを含む請求項７から９の何れか一項に記載のレジスタ。
請求項11
上記各ラッチは、上記入力ノードと非アクティブレベル電源電圧との間に接続され、レジスタリセット信号によって制御されるように構成された第５スイッチを含む請求項７から１１の何れか一項に記載のレジスタ。
請求項12
上記第５スイッチは第９トランジスタを含む請求項１１に記載のレジスタ。
請求項13
上記各データ入力は、隣接するステージの上記出力ステージの出力からデータ信号を受け取るように構成されている請求項１から１２の何れか一項に記載のレジスタ。
請求項14
上記各データ入力は、隣接するステージの上記ラッチの出力からデータ信号を受け取るように構成されている請求項１から１２の何れか一項に記載のレジスタ。
請求項15
上記各データ入力は、上記データ信号を受け取るための隣接ステージに第６および第７スイッチを介して接続されており、上記第６および第７スイッチは、全てのステージがデータ信号を前段ステージまたは後段ステージから選択的に受け取ることを制御するように構成されている請求項１から１４の何れか一項に記載のレジスタ。
請求項16
上記第６および第７スイッチは、それぞれ第１０及び第１１トランジスタを含む請求項１５に記載のレジスタ。
請求項17
全てのトランジスタは、同一の導電型である請求項３，４，８，９，１０，１２，および１６の何れか一項に記載のレジスタ。
請求項18
全てのトランジスタは、薄膜トランジスタである請求項３，４，８，９，１０，１２，１６および１７の何れか一項に記載のレジスタ。
請求項19
走査ドライバとデータドライバとを含み、走査ドライバとデータドライバとの少なくとも一方は、請求項１から１８の何れか一項に記載のレジスタを含むアクティブマトリクス装置。